ZHCSZ22A October 2025 – December 2025 LM5066H
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測(cè)試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| UVLODEL | UVLO 延遲 | VUVLO/EN > UVLOTH 至 GATE 高電平 | 20 | 28 | 35 | μs |
| VUVLO/EN < UVLOTH 至 GATE 低電平 | 4 | 7 | 10 | μs | ||
| OVLODEL | OVLO 延遲 | VOVLO < OVLOTH 至 GATE 高電平 | 20 | 28 | 35 | μs |
| VOVLO > OVLOTH 至 GATE 低電平 | 4 | 7 | 10 | μs | ||
| PGDDEL | 電源正常置為有效延遲,VGS2↑ 至 PGD↑ | VGS1 > 8V,VFB = 3V,VDS < 2V, VGS2 > 8V 至 PGD 高電平 |
5 | μs | ||
| 電源正常置為有效延遲,VFB↑ 至 PGD↑ | VGS1 > 8V,VGS2 > 8V,VDS < 2V, VFB > VFBTH 至 PGD 高電平 |
0.75 | 3 | |||
| VFB 低電平到 PGD 置為無(wú)效延遲 | VFB < VFBTH 至 PGD 低電平 | 0.6 | 1 | |||
| tGATE2DEL | GATE2 導(dǎo)通延遲 | VDS< 2V 至 GATE2 高電平 | 22 | μs | ||
| GATE2 關(guān)斷延遲 | VDS> 2V 至 GATE2 低電平 | 2.5 | ||||
| tCL | 電流限制響應(yīng)時(shí)間 | tCBL1 和 tCBL2 消隱計(jì)時(shí)器到期, VVIN – VSENSE 從 0mV 躍升至 80mV, VCL = 50mV |
12 | 30 | μs | |
| tCB | 斷路器響應(yīng)時(shí)間 | VVIN_K – VSENSE 階躍從 0mV 至 150mV 至 GATE 低電平 ,VCL = 50mV,DEVICE_SETUP2 [0] =0, DEVICE_SETUP1 [3] = 0 |
0.27 | 0.8 | μs | |
| tSCP | SCP 響應(yīng)時(shí)間 | VVIN_K – VSENSE 階躍從 0mV 至 225mV 至 GATE 低電平,VCL = 25mV,DEVICE_SETUP1 [3] = 0 | 0.45 | 0.8 | μs | |
| tFAULT_DELAY | 故障到 GATE 低電平延遲 |
VTIMER > VTMRH 到 GATE 低電平 |
10 | 14 | μs | |
| tSYNC | VDD 到 0V | CSYNC = 0nF, VOVLO > OVLOTH 至 SYNC 低電平 |
5.5 | μs | ||
| tSYNC | 0V 至 VDD | CSYNC = 0nF, VOVLO < OVLOTH 至 SYNC 高電平 |
5 | μs | ||
| tBLTIMER1 | 消隱計(jì)時(shí)器 1 范圍 | 0 | 95 | ms | ||
| tBLTIMER2 | 消隱計(jì)時(shí)器 2 范圍 | 0 | 95 | ms | ||
| tWD | 看門狗計(jì)時(shí)器范圍 | 9.5 | 9500 | ms | ||
| tRETRY | 數(shù)字重試延遲范圍 | 9.5 | 95000 | ms | ||
| tINSDEL | 數(shù)字插入延遲范圍 | 0.95 | 950 | ms | ||