ZHCSLM0B May 2020 – December 2025 LMK5B12204
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO_P/N)
- 8.3.2 基準輸入（PRIREF_P/N 和 SECREF_P/N）
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準輸入多路復用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關系
- 8.3.8.1 PLL 頻率關系
- 8.3.8.2 模擬 PLL（APLL1、APLL2）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 相位頻率檢測器 (PFD) 和電荷泵
- 8.3.8.5 APLL 反饋分頻器路徑
- 8.3.8.6 APLL 環(huán)路濾波器（LF1、LF2）
- 8.3.8.7 APLL 壓控振蕩器（VCO1、VCO2）
- 8.3.8.8 APLL VCO 時鐘分配路徑（P1、P2）
- 8.3.8.9 DPLL 基準 (R) 分頻器路徑
- 8.3.8.10 DPLL 時間數字轉換器 (TDC)
- 8.3.8.11 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.12 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出通道多路復用器
- 8.3.11 輸出分頻器 (OD)
- 8.3.12 時鐘輸出 (OUTx_P/N)
- 8.3.13 無毛刺輸出時鐘啟動
- 8.3.14 時鐘輸出連接和端接
- 8.3.15 輸出同步 (SYNC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
8.2.2 DPLL 模式
在 DPLL 模式下，外部 XO 輸入源決定了輸出時鐘的自由運行和保持頻率穩(wěn)定性和精度。BAW VCO1 決定了 12kHz 至 20MHz 積分頻帶內的 APLL1 輸出時鐘相位噪聲和抖動性能，不受 XO 輸入的頻率和抖動影響。借助此設計，可以使用具有成本效益的低頻 TCXO 或 OCXO 作為外部 XO 輸入，從而支持 SyncE 和 IEEE 1588 等同步應用中所需的符合標準的頻率穩(wěn)定性和低環(huán)路帶寬 (≤10Hz)。
上電復位和初始化后，DPLL 模式的工作原理如下。如果 APLL2 處于級聯(lián)模式，如圖 8-3 所示，則在 APLL2 鎖定時，VCO1 保持在 2.5GHz 的標稱中心頻率下。然后，APLL1 將 VCO1 頻率鎖定到外部 XO 輸入，并在自由運行模式下運行。檢測到有效的 DPLL 基準輸入后，DPLL 開始獲取鎖定。DPLL TDC 將所選基準輸入時鐘的相位與 FB 分頻器時鐘（來自 VCO1）的相位進行比較，并生成一個與相位誤差對應的數字校正字。然后，由 DLF 篩選后續(xù)的校正字，而 DLF 輸出控制 APLL1N N 分頻器 SDM 以使用基準輸入將 VCO1 頻率拉入鎖定狀態(tài)。VCO2 在 DPLL 鎖定獲取期間和鎖定模式下跟蹤 VCO1 域，從而讓用戶可以將 APLL2 的時鐘域同步到 DPLL 基準輸入。級聯(lián) APLL2 提供來自 VCO1 的高頻、超低抖動基準時鐘，從而更大限度地減少 APLL2 帶內相位噪聲或抖動影響，如果 APLL2 基準來自具有低頻或高相位噪底的 XO/TCXO/OCXO，則會出現(xiàn)這種影響。
如果 APLL2 未級聯(lián)（如圖 8-4 所示），VCO2 會在初始化后鎖定到 XO 輸入，并獨立于 DPLL/APLL1 域運行。
當 DPLL 的所有基準輸入丟失時，PLL 會進入保持模式并跟蹤外部 XO 源的穩(wěn)定性和精度。
如果在 DPLL 上啟用了 DCO 模式，則可以對頻率偏差階躍值 (FDEV) 進行編程并將其用于調整（遞增或遞減）DPLL 的 FB 分頻器 SDM，其中頻率調整會有效地通過 APLL1 域（和 APLL2 域，如果已級聯(lián)）傳播到輸出時鐘。
編程的 DPLL 環(huán)路帶寬 (BWDPLL) 必須低于以下所有值：
- DPLL TDC 速率的 1/100
- APLL1 環(huán)路帶寬（典型值為 1kHz 至 10kHz）
- 4kHz 的最大 DPLL 帶寬設置。
圖 8-3 具有級聯(lián) APLL2 的 DPLL 模式
圖 8-4 具有非級聯(lián) APLL2 的 DPLL 模式