ZHCSLM0B May 2020 – December 2025 LMK5B12204
PRODUCTION DATA
LMK5B12204 具有兩個基準輸入、一個數(shù)字 PLL (DPLL)、兩個具有集成 VCO 的模擬 PLL (APLL)，以及四個輸出時鐘，來自 APLL1 的 RMS 相位抖動典型值為 50fs，來自 APLL2 的 RMS 相位抖動典型值為 130fs。該器件具有超低抖動和高 PSNR 性能，可降低高速串行鏈路中的誤碼率 (BER)。
APLL1 使用具有超高品質(zhì)因數(shù)的超高性能 BAW VCO (VCBO)，因此與外部振蕩器 (XO) 輸入時鐘的相位噪聲或頻率沒有相關(guān)性。這樣可顯著降低整體解決方案成本，并可以使用現(xiàn)成的 XO、TCXO 或 OCXO 來滿足應(yīng)用的自由運行和保持頻率穩(wěn)定性要求。APLL1 與 DPLL 級聯(lián)，從而允許 APLL1 域鎖定到 DPLL 基準輸入來生成同步時鐘。APLL2 可用于生成不相關(guān)的時鐘頻率，從而鎖定到 APLL1 域或自由運行 XO 輸入。
DPLL 基準輸入多路復(fù)用器支持通過軟件或引腳控制進行自動輸入選擇或手動輸入選擇。該器件使用專有相位抵消技術(shù)來提供無中斷切換，可實現(xiàn)卓越的相位瞬態(tài)性能（典型值為 ±50ps）?；鶞蕰r鐘輸入監(jiān)控塊可監(jiān)控時鐘輸入，并會在檢測到基準缺失 (LOR) 時執(zhí)行無中斷切換或保持。一旦違反為輸入監(jiān)控器 [包括振幅、、漏脈沖和早期脈沖、矮脈沖和 1PPS（每秒脈沖）檢測器] 設(shè)置的閾值限制，就會檢測到 LOR 條件?？梢砸罁?jù)時鐘輸入來設(shè)置和啟用每個輸入檢測器的閾值限制。調(diào)優(yōu)字歷史記錄監(jiān)控器功能根據(jù)鎖定時的歷史平均頻率確定進入保持狀態(tài)時的初始輸出頻率精度，從而更大限度減少 LOR 條件期間的頻率和相位干擾。
該器件具有四個輸出及可編程驅(qū)動器，最多允許四個差分時鐘，或差分時鐘的組合，以及最多四個 1.8V LVCMOS 對（每對兩個輸出）?？梢酝ㄟ^輸出多路復(fù)用器從 APLL/VCO 域選擇輸出時鐘。輸出分頻器具有同步 (SYNC) 功能，允許多個輸出的相位對齊。
為了支持 IEEE 1588 PTP 外設(shè)時鐘或其他時鐘控制應(yīng)用，DPLL 還支持頻率分辨率低于 0.001ppb（十億分之一）的 DCO 模式，可通過外部軟件或引腳控制實現(xiàn)精確的頻率和相位調(diào)整。
該器件可通過 I2C 或 SPI 實現(xiàn)完全編程，并通過內(nèi)部 EEPROM 支持自定義啟動頻率配置，EEPROM 在出廠時已預(yù)先編程，如果需要，可在系統(tǒng)內(nèi)編程。可通過狀態(tài)引腳和中斷寄存器查看時鐘輸入和 PLL 監(jiān)控狀態(tài)，從而實現(xiàn)全面的診斷功能。
DPLL 支持用于抖動和漂移衰減的可編程環(huán)路帶寬，而兩個 APLL 支持分數(shù)頻率轉(zhuǎn)換，可實現(xiàn)靈活的時鐘生成。DPLL 支持的同步選項包括具有相位抵消功能的無中斷切換、數(shù)字保持、以及頻率步長小于 0.001ppb（十億分之一）的 DCO 模式，可實現(xiàn)精密時鐘控制（IEEE 1588 PTP 外設(shè)）。DPLL 只能鎖相到 PRIREF 上的 1PPS（每秒脈沖）基準輸入。高級基準輸入監(jiān)控塊可提供強大的時鐘故障檢測，并有助于在發(fā)生基準丟失 (LOR) 時顯著減少輸出時鐘干擾。
該器件可使用常用的低頻 TCXO 或 OCXO 來根據(jù)同步標(biāo)準設(shè)置自由運行或保持輸出頻率穩(wěn)定性。否則，當(dāng)自由運行或保持頻率穩(wěn)定性和漂移并不重要時，該器件可以使用標(biāo)準 XO。該器件可通過 I2C 或 SPI 接口實現(xiàn)完全編程，在通電后支持通過內(nèi)部 EEPROM 進行自定義頻率配置。EEPROM 在出廠時進行了預(yù)編程，且可根據(jù)需要進行系統(tǒng)內(nèi)編程。