ZHCSLM0B May 2020 – December 2025 LMK5B12204
PRODUCTION DATA
這些圖展示了建議的輸出連接和端接電路。未使用的時鐘輸出可以保持懸空并通過編程來斷電。
圖 8-26 1.8V LVCMOS 輸出至 1.8V LVCMOS 接收器
圖 8-27 AC-LVDS 輸出至帶內(nèi)部端接/偏置的 LVDS 接收器
圖 8-28 AC-CML 輸出至帶內(nèi)部端接/偏置的 CML 接收器
圖 8-29 AC-LVPECL 輸出至帶外部端接/偏置的 LVPECL 接收器
| 如果啟用了 HCSL 內(nèi)部端接(50Ω 至 GND),請短接 33Ω 并移除 50Ω 外部電阻器。 |