ZHCSLM0B May 2020 – December 2025 LMK5B12204
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測(cè)量信息
-
8 詳細(xì)說(shuō)明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說(shuō)明
- 8.3.1 振蕩器輸入 (XO_P/N)
- 8.3.2 基準(zhǔn)輸入（PRIREF_P/N 和 SECREF_P/N）
- 8.3.3 時(shí)鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無(wú)中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 8.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 相位頻率檢測(cè)器 (PFD) 和電荷泵
- 8.3.8.5 APLL 反饋分頻器路徑
- 8.3.8.6 APLL 環(huán)路濾波器（LF1、LF2）
- 8.3.8.7 APLL 壓控振蕩器（VCO1、VCO2）
- 8.3.8.8 APLL VCO 時(shí)鐘分配路徑（P1、P2）
- 8.3.8.9 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.10 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.11 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.12 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時(shí)鐘分配
- 8.3.10 輸出通道多路復(fù)用器
- 8.3.11 輸出分頻器 (OD)
- 8.3.12 時(shí)鐘輸出 (OUTx_P/N)
- 8.3.13 無(wú)毛刺輸出時(shí)鐘啟動(dòng)
- 8.3.14 時(shí)鐘輸出連接和端接
- 8.3.15 輸出同步 (SYNC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實(shí)施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGZ|48
散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGZ|48
訂購(gòu)信息
3 說(shuō)明
LMK5B12204 是一款高性能網(wǎng)絡(luò)同步器和抖動(dòng)清除器，旨在滿足基于以太網(wǎng)的網(wǎng)絡(luò)應(yīng)用的嚴(yán)格要求。
該器件集成了一個(gè) DPLL 和兩個(gè) APLL，可通過(guò)可編程環(huán)路帶寬 (LBW) 提供無(wú)中斷切換和抖動(dòng)衰減功能，LBW 具有一個(gè)外部環(huán)路濾波電容器，可充分提升靈活性和易用性。
APLL1 具有超高性能 PLL，在 VCO1 中采用 TI 專有體聲波 (BAW) 技術(shù)，可在 312.5MHz 頻率下生成具有 50fs（典型值）的 RMS 抖動(dòng)（12kHz 至 20MHz）的輸出時(shí)鐘，而不受 DPLL 基準(zhǔn)輸入的頻率和抖動(dòng)特性的影響。APLL2 采用傳統(tǒng)的 LC VCO，可提供用于第二頻率域和/或同步域的選項(xiàng)。
集成的 EEPROM 可用于在啟動(dòng)時(shí)定義系統(tǒng)配置。內(nèi)部 LDO 穩(wěn)壓器可提供出色的電源噪聲抑制 (PSNR)，從而降低了電源分配網(wǎng)絡(luò)的成本和復(fù)雜性。
(1) 如需了解所有可用封裝，請(qǐng)參閱數(shù)據(jù)表末尾的可訂購(gòu)產(chǎn)品附錄。
(2) 封裝尺寸（長(zhǎng) × 寬）為標(biāo)稱值，并包括引腳（如適用）。
典型系統(tǒng)方框圖