ZHCSZ40A June 2025 – October 2025 DLPC6422
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 測試條件 | 最小值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| fclock | 時鐘頻率，P_CLK1、P_CLK2、P_CLK3（30 位總線） | 12 | 175 | MHz | |
| fclock | 時鐘頻率，P_CLK1、P_CLK2、P_CLK3（60 位總線） | 12 | 160 | MHz | |
| fclock | 時鐘頻率，P_CLK1、P_CLK2、P_CLK3（60 位總線） | 12 | 141 | MHz | |
| tC | 周期時間，P_CLK1、P_CLK2、P_CLK3 | 5.714 | 83.33 | ns | |
| tW(H) | 脈沖持續(xù)時間，高電平 | 50% 至 50% 基準點（信號） | 2.3 | ns | |
| tW(L) | 脈沖持續(xù)時間，低電平 | 50% 至 50% 基準點（信號） | 2.3 | ns | |
| tjp | 時鐘周期抖動，P_CLK1、P_CLK2、P_CLK3 | 最大 ?clock | 請參閱(2) | ps | |
| tt | 切換時間，tt = tf/tr，P_CLK1、P_CLK2、P_CLK3 | 20% 至 80% 基準點（信號） | 0.6 | 2.0 | ns |
| tt | 切換時間，tt = tf/tr，P1_A(9-0)、P1_B(9-0)、P1_C(9-0)、P1_HSYNC、P1_VSYNC、P1_DATAEN | 20% 至 80% 基準點（信號） | 0.6 | 3.0 | ns |
| tt | 切換時間，tt = tf/tr，ALF_HSYNC、ALF_VSYNC、ALF_CSYNC(1) | 20% 至 80% 基準點（信號） | 0.6 | 3.0 | ns |
| 建立和保持時間 | |||||
| tsu | 建立時間，P1_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P1_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P1_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P1_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P1_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P1_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P1_VSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P1_VSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P1_HSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P1_HSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P2_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P2_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P2_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P2_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P2_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P2_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P2_VSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P2_VSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P2_HSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P2_HSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P_DATAEN1，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P_DATAEN1 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tsu | 建立時間，P_DATAEN2，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| th | 保持時間，P_DATAEN2 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效 | 0.8 | ns | ||
| tw(A) | VSYNC 有效脈沖寬度 | 1 | 視頻線路 | ||
| tw(A) | HSYNC 有效脈沖寬度 | 16 | 像素時鐘 | ||