ZHCSZ40A June 2025 – October 2025 DLPC6422
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
-
5 規(guī)格
- 5.1 絕對最大額定值
- 5.2 建議運(yùn)行條件
- 5.3 熱性能信息
- 5.4 電氣特性
- 5.5 ESD 等級
- 5.6 系統(tǒng)振蕩器時序要求
- 5.7 測試和復(fù)位時序要求
- 5.8 JTAG 接口：I/O 邊界掃描應(yīng)用時序要求
- 5.9 端口 1 輸入像素時序要求
- 5.10 端口 3 輸入像素接口（通過 GPIO）時序要求
- 5.11 DMD LVDS 接口時序要求
- 5.12 同步串行端口 (SSP) 接口時序要求
- 5.13 可編程輸出時鐘開關(guān)特性
- 5.14 同步串行端口接口 (SSP) 開關(guān)特性
- 5.15 JTAG 接口：I/O 邊界掃描應(yīng)用開關(guān)特性
- 6 詳細(xì)說明
- 7 應(yīng)用和實(shí)施
- 8 器件和文檔支持
- 9 修訂歷史記錄
- 10機(jī)械、封裝和可訂購信息
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- ZPC|516
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
7.4.1.3 DMD 接口注意事項(xiàng)
DLPC6422 控制器上的高速接口（即 LVDS DMD 接口）波形質(zhì)量和時序取決于互連系統(tǒng)的總長度、布線之間的間距、特征阻抗、蝕刻損耗以及與接口上長度的匹配程度。因此，確保正時序裕度需要注意許多因素。
例如，DMD 接口系統(tǒng)時序裕度可按如下方式計(jì)算：
- 建立裕度 =（DLPC6422 輸出建立）–（DMD 輸入建立）–（PCB 布線失配）–（PCB SI 降低）
- 保持裕度 =（DLPC6422 輸出保持）–（DMD 輸入保持）–（PCB 布線失配）–（PCB SI 降低）
其中 PCB SI 降低 是 PCB 效應(yīng)導(dǎo)致的信號完整性降低，包括同時開關(guān)輸出 (SSO) 噪聲、串?dāng)_和碼間串?dāng)_ (ISI) 噪聲。控制器 I/O 時序參數(shù)以及 DMD I/O 時序參數(shù)可在相應(yīng)的數(shù)據(jù)表中找到。同樣，可通過受控的 PCB 布線對 PCB 布線失配 問題制定預(yù)算并予以解決。然而，PCB SI 降低的評估并非如此簡單。
為了盡可能簡化信號完整性分析，提供了以下 PCB 設(shè)計(jì)指南作為參考，旨在構(gòu)建同時滿足波形質(zhì)量與時序要求的互連系統(tǒng)（綜合考慮 PCB 布線失配與 PCB SI 降低）。偏離這些建議的設(shè)計(jì)也可能可行，但必須通過 PCB 信號完整性分析或?qū)嶒?yàn)室測量加以確認(rèn)
PDB 設(shè)計(jì)：
| ● 配置 | 非對稱雙帶狀線 |
| ● 蝕刻厚度 | 1.0oz 銅 (1.2mil) |
| ● 柔性蝕刻厚度 | 0.5oz 銅 (0.6mil) |
| ● 單端信號阻抗 | 50Ω (+/– 10%) |
| ● 差分信號阻抗 | 100Ω 差分 (+/– 10%) |
PCB 層疊：
| ● 假設(shè)參考平面 1 是用于提供適當(dāng)返回路徑的接地平面 | |
| ● 假設(shè)參考平面 2 為 I/O 電源平面或接地 | |
| ● 電介質(zhì) FR4，(Er)： | 4.2（標(biāo)稱值） |
| ● 信號布線到參考平面 1 的距離 (H1) | 5.0mil（標(biāo)稱值） |
| ● 信號布線到參考平面 2 的距離 (H2) | 34.2mil（標(biāo)稱值） |
圖 7-6 PCB 層疊幾何形狀| 參數(shù) | 應(yīng)用 | 單端信號 | 差分對 | 單位 |
|---|---|---|---|---|
| 線寬 (W)(1) | 焊球區(qū)域迂回布線 | 4 (0.1) | 4 (0.1) | mil (mm) |
| PCB 蝕刻數(shù)據(jù)或控制 | 7 (0.18) | 4.25 (0.11) | mil (mm) | |
| PCB 蝕刻時鐘 | 7 (0.18) | 4.25 (0.11) | mil (mm) | |
| 與其他信號的最小線路間距 (S) | 焊球區(qū)域迂回布線 | 4 (0.1) | 4 (0.1) | mil (mm) |
| PCB 蝕刻數(shù)據(jù)或控制 | 10 (0.25) | 20 (0.51) | mil (mm) | |
| PCB 蝕刻時鐘 | 20 (0.51) | 20 (0.51) | mil (mm) |
| 信號組長度匹配 | ||||
|---|---|---|---|---|
| I/F | 信號組 | 基準(zhǔn)信號 | 最大失配 | 單位 |
| DMD (LVDS) | SCA_P、SCA_N、DDA_P(15:0)、DDA_N(15:0) | DCKA_P、DCKA_N | +/-150 (+/–3.81) | mil (mm) |
| DMD (LVDS) | SCB_P、SCB_N、DDB_P(15:0)、DDB_N(15:0) | DCKB_P、DCKB_N | +/-150 (+/–3.81) | mil (mm) |
層數(shù)變化：
- 單端信號：最小化
- 差分信號：各個差分對可以鋪設(shè)在不同的層上，但給定差分對的信號通常不應(yīng)更改層。
端接要求：
- DMD 接口 — 無，DMD 接收器在內(nèi)部差分端接至 100Ω
連接器（僅限 DMD LVDS I/F 總線）— 必須使用滿足以下要求的高速連接器：
● 差分串?dāng)_ <5% ● 差分阻抗 75Ω - 125Ω
直角連接器的布線要求：
使用直角連接器時，P-N 對必須鋪設(shè)在同一行，以更大限度地減少延遲失配，并且必須根據(jù)相關(guān)的 PCB 蝕刻長度考慮每行的傳播延遲差異。