ZHCSZ40A June 2025 – October 2025 DLPC6422
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 引腳配置和功能
-
5 規(guī)格
- 5.1 絕對(duì)最大額定值
- 5.2 建議運(yùn)行條件
- 5.3 熱性能信息
- 5.4 電氣特性
- 5.5 ESD 等級(jí)
- 5.6 系統(tǒng)振蕩器時(shí)序要求
- 5.7 測(cè)試和復(fù)位時(shí)序要求
- 5.8 JTAG 接口：I/O 邊界掃描應(yīng)用時(shí)序要求
- 5.9 端口 1 輸入像素時(shí)序要求
- 5.10 端口 3 輸入像素接口（通過(guò) GPIO）時(shí)序要求
- 5.11 DMD LVDS 接口時(shí)序要求
- 5.12 同步串行端口 (SSP) 接口時(shí)序要求
- 5.13 可編程輸出時(shí)鐘開(kāi)關(guān)特性
- 5.14 同步串行端口接口 (SSP) 開(kāi)關(guān)特性
- 5.15 JTAG 接口：I/O 邊界掃描應(yīng)用開(kāi)關(guān)特性
- 6 詳細(xì)說(shuō)明
- 7 應(yīng)用和實(shí)施
- 8 器件和文檔支持
- 9 修訂歷史記錄
- 10機(jī)械、封裝和可訂購(gòu)信息
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- ZPC|516
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
7.4.1.1 內(nèi)部 DLPC6422 電源的 PCB 布局指南
建議遵循以下指南以實(shí)現(xiàn)相對(duì)于內(nèi)部 PLL 的所需控制器性能。
- DLPC6422 控制器包含四個(gè) PLL（PLLM1、PLLM2、PLLD 和 PLLS），每個(gè) PLL 都有專用的 1.1V1.15V 數(shù)字電源，其中 PLLM1、PLLM2 和 PLLD 還具有專用的 1.8V 模擬電源。為電源引腳配置覆蓋寬頻率范圍的濾波至關(guān)重要。每個(gè) 1.1V1.15V PLL 電源引腳必須配備獨(dú)立的高頻濾波電路，該電路應(yīng)由鐵氧體磁珠和 0.1μF 陶瓷電容器構(gòu)成。這些元件必須非常靠近各個(gè) PLL 電源焊球。在頻率高于 10MHz 時(shí)，鐵氧體磁珠的阻抗必須大于電容器阻抗。1.1V1.15V PLL 電源引腳也必須具有 RC 濾波器形式的低頻濾波電路。這個(gè)濾波器可以為所有 PLL 共用。電阻器兩端的壓降受 1.1V1.15V 穩(wěn)壓器容差和 DLPC6422 器件電壓容差限制。建議使用 0.36Ω 的電阻器和 100μF 的陶瓷電容器。
- 模擬 1.8V PLL 電源引腳必須具有與 1.1V1.15V 類似的濾波器拓?fù)?。此外，建議使用專用的線性穩(wěn)壓器來(lái)生成 1.8V 電壓。
- 在設(shè)計(jì)整個(gè)電源濾波器網(wǎng)絡(luò)時(shí)，必須注意確保不會(huì)發(fā)生諧振。必須特別注意 1MHz 到 2MHz 頻段，因?yàn)樵擃l段與 PLL 自然環(huán)路頻率一致。
圖 7-5 PLL 濾波器布局1.1V1.15V 和 1.8V PLL 電源都需要高頻去耦，并且必須盡可能靠近每個(gè) PLL 電源封裝引腳布置。建議將去耦電容器放置在封裝正下方的電路板背面。使用高品質(zhì)、低 ESR、單片式表面貼裝電容器。通常，每個(gè) PLL 電源配置 0.1μF 就足夠了。連接布線的長(zhǎng)度會(huì)增加安裝的寄生電感，因此應(yīng)避免布線，讓過(guò)孔直接緊貼焊盤。此外，連接布線必須盡可能寬。通過(guò)在電容器焊盤的一側(cè)布置過(guò)孔或?qū)⑦^(guò)孔數(shù)量加倍，可以進(jìn)一步改進(jìn)性能。
大容量去耦電容器的位置取決于系統(tǒng)設(shè)計(jì)。