ZHCAA80B December 2019 – April 2021 AFE7920 , AFE7921 , AFE7988 , AFE7989
5 電源和接地布局方法
AFE79xx EVM 包含以下電源網(wǎng)及關(guān)聯(lián)的接地網(wǎng)。
表 5-1 AFE79xx 電源網(wǎng)及關(guān)聯(lián)的接地返回網(wǎng)
| AFE79xx EVM 通用網(wǎng)名稱 | AFE79xx 器件電源引腳 | 網(wǎng)的說明 | 關(guān)聯(lián)的接地網(wǎng) |
|---|---|---|---|
| VOUT_0p9V | DVDD | 0.9V 數(shù)字核心電源網(wǎng) | DGND |
| VDDT | 0.9V 串行器/解串器數(shù)字核心電源網(wǎng) | ||
| VOUT_1p2V | VDD1p2FB | FB ADC 鏈使用的 1.2V 電源 | AGND |
| VDD1p2RX | RX ADC 鏈使用的 1.2V 電源 | ||
| VOUT_1p2VCLK | VDD1p2TXCLK | TX DAC 鏈時鐘使用的 1.2V 電源 | 綁定到 AGND 的虛擬 VSSCLK |
| VDD1p2TXENC | TX DAC 編碼器使用的 1.2V 電源 | ||
| VDD1p2PLLRXCML | 將 PLL 時鐘分配至 RX ADC 所需使用的 1.2V 電源 | ||
| VDD1p2PLLFBCML | 將 PLL 時鐘分配至 FB ADC 所需使用的 1.2V 電源 | ||
| VOUT_1p2V_PLL | VDD1p2PLLCLKREF | PLL 使用的 1.2V 電源 | 綁定到 AGND 的虛擬 VSSCLK |
| PLLA1p8V | VDD1p8PLLVCO | PLL/VCO 使用的 1.8V 電源。這是一個敏感網(wǎng)，在布局時需要格外小心 | 綁定到 AGND 的虛擬 VSSCLK |
| VOUT_1p8V_PLL | VDD1p8PLL | PLL 使用的 1.8V 電源 | 綁定到 AGND 的虛擬 VSSCLK |
| VOUT_1p8V | VDD1p8TX | 1.8V TX DAC 鏈模擬電源 | AGND |
| VDD1p8RX | 1.8V RX ADC 鏈模擬電源 | ||
| VDD1p8FB | 1.8V FB ADC 鏈模擬電源 | ||
| VOUT_1p8V_CLK | VDD1p8RXCLK | 1.8V RX ADC 鏈時鐘電源 | 綁定到 AGND 的虛擬 VSSCLK |
| VDD1p8FBCLK | 1.8V FB ADC 鏈時鐘電源 | ||
| VDD1p8TXDAC | 1.8V TX DAC 鏈時鐘電源 | ||
| VDDA_GPIO_1p8 | VDD1p8GPIO | GPIO 使用的 1.8V 電源 | DGND |
| VDDA1p8 | 串行器/解串器模擬核心 1.8V 電源網(wǎng) |
以下策略重點介紹了在布置電源網(wǎng)及關(guān)聯(lián)的接地網(wǎng)時需要注意的基本事項。
- 為了提高 PCB 平面對電源平面去耦的有效性，需要減少過孔電感量。敏感電源網(wǎng)必須放置在更靠近器件放置平面的電源層上（即在這個布局設(shè)計的頂層附近）。在此設(shè)計中，第 3 層和第 5 層包含敏感網(wǎng)，例如：
- VOUT_1p2V
- VOUT_1p2VCLK
- PLLA1p8V
- VOUT_1p8V
- VOUT_1p8V_CLK
- VOUT_1p2V_PLL
- 這些電源軌上的任何噪聲干擾都以最小過孔距離從封裝到達電源平面。PCB 平面本身具有噪聲去耦功能。第 10 層有數(shù)字電源 DVDD 和至 PLL 的 1.8V 電源 (VOUT_1P8_PLL)。
- 圖 5-1 突出顯示了在器件邊沿附近有引腳分配的電源網(wǎng)。用戶可以將這些網(wǎng)直接路由至器件同一層上的去耦電容器。此方法不需要在電源網(wǎng)布線時使用任何過孔。
紅色：VOUT_1P8_CLK 藍色：VOUT_1P2 紫色：VOU_1P2_CLK 品紅色：VOUT_1P8V 綠色：VOUT_1P2_PLL 黃色：PLLA_1P8V圖 5-1 AFE79xx 模擬電源網(wǎng)直接布線至去耦電容器 - 圖 5-2圖 5-1 是一個簡化示意圖，顯示了 AFE79xx 的電源引腳名稱和對應的 PCB 網(wǎng)名稱，以及如 所示的實際物理布局的相對去耦路徑連接。
圖 5-2 電源網(wǎng)有效去耦 - 圖 5-3圖 5-1 突出顯示了與圖 5-2 和 中所示高亮電源網(wǎng)相對應的敏感模擬電源網(wǎng)。
圖 5-3 與 AFE79xx 引腳圖相對應的敏感模擬電源網(wǎng) - 數(shù)字電源平面 VOUT_0p9V（DVDD 和 VDDT）放在第 10 層（底層之前的最后一個電源層）上。這樣就可以讓數(shù)字電源平面在到達位于底部的去耦電容器時，以最短過孔距離從第 10 層到達底層，實現(xiàn)更好的去耦。
- 電源平面必須避免彼此重疊，以更大限度地減少平面間耦合。在此設(shè)計中，AFE79xx 電源平面主要占據(jù)第 3 層、第 5 層和第 10 層。在各電源層之間提供的接地層可將電源層與其他干擾源隔離開來。接地層還起到防止電源層噪聲泄漏到其他敏感層的作用。例如，DVDD 數(shù)字電源平面會成為其他信號層和其他電源層的干擾源。此外，電源平面放置在或“夾在”接地平面之間可實現(xiàn)更好的高頻噪聲去耦。電源平面層和接地平面層之間的電介質(zhì)材料發(fā)揮去耦電容的重要作用，消除了去耦電容的大部分寄生電感效應。因此，這種“夾層”方法提高了電源噪聲去耦的整體性能。圖 5-4有效電容取決于電介質(zhì)的覆蓋面積、兩個導體之間的距離以及電介質(zhì)材料的性能，如 中所示。
圖 5-4 PCB 電介質(zhì)材料的有效電容 - 利用鐵氧體磁珠或饋通電容器可在使用同一電源平面向器件饋電的電源之間實現(xiàn)隔離。圖 5-5在這種情況下，旁路電容器將被放置在電源、鐵氧體磁珠和負載（AFE79xx 電源軌）之間，如 中所示。
圖 5-5 適合分隔電源軌的鐵氧體磁珠和旁路電容器的典型放置方式