5 引腳配置和功能

接收時鐘：在 MII 和 RGMII 模式下，接收時鐘提供 25MHz 基準時鐘。

在 RMII 和 SGMII 模式下未使用

RX_D0

接收數(shù)據(jù)：對電纜上接收的符號進行解碼并將其從這些引腳發(fā)出，發(fā)送操作與 RX_CLK 的上升沿同步。當 RX_DV 被置為有效時，這些符號包含有效數(shù)據(jù)。半字節(jié) RX_D[3:0] 在 MII 和 RGMII 模式下發(fā)送。2 位 RX_D[1:0] 在 RMII 模式下發(fā)送。

如果 PHY 自舉進入 RMII 主模式，則會自動在 RX_D3 上輸出 50MHz 時鐘基準。該時鐘必須饋送到 MAC。

RX_M/RX_P：差分 SGMII 數(shù)據(jù)輸出。這些引腳將 PHY 數(shù)據(jù)發(fā)送至 MAC。

接收數(shù)據(jù)有效：該引腳指示在 MII 模式下 RX_D[3:0] 上何時出現(xiàn)有效數(shù)據(jù)。

載波偵聽數(shù)據(jù)有效：該引腳將載波偵聽和數(shù)據(jù)有效合并到異步信號中。當 CRS_DV 置為有效時，數(shù)據(jù)會在 RMII 模式下出現(xiàn)在 RX_D[1:0] 上。

RGMII 接收控制：接收控制將接收數(shù)據(jù)有效指示和接收錯誤指示組合成單個信號。RX_DV 在 RX_CLK 的上升沿出現(xiàn)，RX_ER 在 RX_CLK 的下降沿出現(xiàn)。

在 SGMII 模式下未使用

接收錯誤：在 MII 和 RMII 模式下，該引腳指示在接收到的數(shù)據(jù)包中檢測到接收錯誤符號。在 MII 模式下，RX_ER 與 RX_CLK 的上升沿同步置為高電平。在 RMII 模式下，RX_ER 與基準時鐘的上升沿同步置為高電平。在 MII 或 RMII 模式下，該引腳是可選的，因為 PHY 會在發(fā)生接收錯誤時自動損壞數(shù)據(jù)。

在 RGMII 和 SGMII 模式下未使用

該引腳不能用作 GPIO_6。

發(fā)送時鐘：在 MII 模式下，發(fā)送時鐘為 25MHz 輸出（50Ω 驅動器）。在 RGMII 模式下，該時鐘從 MAC 層提供給 PHY。必須在 RGMII 模式下提供 25MHz 時鐘，以滿足時序要求 中所述的 RGMII 時序要求。

在 RMII 和 SGMII 模式下未使用

發(fā)送數(shù)據(jù)：在 MII 和 RGMII 模式下，在 TX_CLK 的上升沿之前，從 MAC 接收發(fā)送數(shù)據(jù)半字節(jié) TX_D[3:0]。在 RMII 模式下，在基準時鐘上升沿之前，從 MAC 接收 TX_D[1:0]。在 RMII 從模式下，不使用 TX_D[3:2]。

TX_M/TX_P：差分 SGMII 數(shù)據(jù)輸入。這些引腳接收從 MAC 發(fā)送到 PHY 的數(shù)據(jù)。

發(fā)送使能：在 MII 模式下，發(fā)送啟用在發(fā)送時鐘的上升沿之前出現(xiàn)。TX_EN 表示 TX_D[3:0] 上存在有效數(shù)據(jù)輸入。在 RMII 主導模式下，發(fā)送啟用在 RX_D3 的上升沿之前出現(xiàn)。TX_EN 表示 TX_D[1:0] 上存在有效數(shù)據(jù)輸入。

RGMII 發(fā)送控制：發(fā)送控制將發(fā)送啟用和發(fā)送錯誤指示組合成單個信號。TX_EN 在 TX_CLK 的上升沿之前出現(xiàn)；TX_ER 在 TX_CLK 的下降沿之前出現(xiàn)。

在 SGMII 模式下未使用

管理數(shù)據(jù)時鐘：MDIO 串行管理輸入和輸出數(shù)據(jù)的同步時鐘。該時鐘可以與 MAC 發(fā)送與接收時鐘異步。最大時鐘速率為 20MHz。沒有最低時鐘速率。

管理數(shù)據(jù)輸入/輸出：雙向管理數(shù)據(jù)信號（可由管理站或 PHY 提供）。該引腳需要一個上拉電阻器。在系統(tǒng)中，如果多個 PHY 使用同一條 MDIO-MDC 總線，則必須在 MDIO 線路上使用單個上拉電阻器。

建議使用 2.2kΩ 和 9kΩ 之間的電阻器。

為了通過 Open Alliance 合規(guī)性測試，需要進行 MDIO/MDC 訪問。請參閱節(jié) 7.3.8。

INH：高電平有效輸出。當 PHY 處于 TC-10 睡眠狀態(tài)時，該引腳為 Hi-Z。在所有其他 PHY 狀態(tài)下，該引腳為高電平。實現(xiàn) TC-10 電路時，必須使用 2k? - 10k? 范圍內(nèi)的外部下拉電阻器。如果多個器件共用 INH 引腳，則必須使用單個下拉電阻器。

中斷：低電平有效輸出，發(fā)生中斷時置位為低電平。此引腳具有弱內(nèi)部上拉電阻。必須訪問寄存器才可啟用各種中斷觸發(fā)。一旦設置中斷事件標志，就需要訪問寄存器來清除中斷事件。可使用寄存器 [0x0011] 將該引腳配置為高電平有效輸出。

當 INT_N 為低電平時，建議讀取寄存器 12-13 的中斷狀態(tài)。該引腳還可以用作斷電控制，將該引腳置為低電平會將 PHY 置于斷電模式，而置為高電平會將 PHY 置于正常模式。此功能也可以通過寄存器 0x0011 啟用。

復位：低電平有效輸入，用于初始化或重新初始化 PHY。將該引腳置位為低電平（至少 1μs），可強制執(zhí)行復位過程。所有內(nèi)部寄存器都會重新初始化為寄存器映射部分為每一位規(guī)定的默認狀態(tài)。取消置位復位后，將對所有自舉引腳重新采樣。

喚醒：輸入/輸出引腳，默認為高電平有效輸入。作為輸入，該引腳將 PHY 從 TC-10 睡眠狀態(tài)喚醒。在上電時將該引腳置為高電平會使 PHY 退出睡眠狀態(tài)。在實現(xiàn) TC-10 電路時，可以使用 10kΩ 外部下拉電阻器，以防止意外喚醒。該引腳可直接連接到 VSLEEP，也可通過電阻器拉至 VSLEEP 以喚醒器件。

該引腳還支持喚醒轉發(fā)特性，即 PHY 生成的 WAKE 脈沖隨后用于喚醒同一系統(tǒng)中的其他 PHY。

基準時鐘輸入 (RMII)：RMII 主模式下的基準時鐘 25MHz 晶體或振蕩器。

基準時鐘輸入（其他 MAC 接口）：基準時鐘 25MHz 晶體振或振蕩器輸入。該器件支持通過引腳 XI 和 XO 連接的外部晶振諧振器，或僅連接至引腳 XI 且 XO 懸空的外部 CMOS 電平振蕩器。在菊花鏈運行中，該引腳還可以接受來自其他器件（例如以太網(wǎng) MAC 或另一個以太網(wǎng) PHY）的時鐘輸入。

如果使用晶體，則將 100Ω 電阻器與 XI 引腳串聯(lián)

基準時鐘輸出：XO 引腳僅用于晶振。CMOS 級振蕩器與 XI 相連時，該引腳必須懸空。

時鐘輸出：25MHz 基準時鐘。也可以通過選擇配置 (Strap)/寄存器將該引腳用作 LED 或 GPIO。對寄存器 <0x045F>=0x000F 和寄存器 <0x0453>=0x0003 進行編程，以禁用在 clkout 引腳上開關

LED_0：鏈路狀態(tài) LED。也可以通過選擇寄存器將該引腳用作 LED 或時鐘輸出。

LED_1：鏈路狀態(tài)，在進行 TX/RX 活動時閃爍也可以通過選擇配置 (Strap)/寄存器將該引腳用作 LED 或時鐘輸出。

差分發(fā)送和接收：為 100BASE-T1 運行配置的雙向差分信號，符合 IEEE 802.3bw 標準。