可以使用兩種方法在同步系統(tǒng)中發(fā)送數(shù)據(jù)：集中式同步系統(tǒng)時鐘 (CSSC) 和源同步系統(tǒng)時鐘 (SSSC)。CSSC 系統(tǒng)使用來自集中源的時鐘信號來同步不同模塊之間的數(shù)據(jù)傳輸。CSSC 系統(tǒng)的關(guān)鍵要求是數(shù)據(jù)發(fā)送和接收在單個時鐘周期內(nèi)完成。最大工作頻率是可確保實(shí)現(xiàn)有效數(shù)據(jù)發(fā)送和接收的最短時鐘周期的倒數(shù)。SSSC 系統(tǒng)通過同時發(fā)送時鐘和數(shù)據(jù)信號來消除傳輸介質(zhì)、背板或電纜上的飛行時間來實(shí)現(xiàn)更高的工作頻率。在 SSSC 系統(tǒng)中，最大工作頻率受時鐘和數(shù)據(jù)之間可能存在的累積偏移的限制。背板上數(shù)據(jù)的絕對飛行時間不會對工作頻率產(chǎn)生限制，這與 CSSC 一樣。

SN65MLVD082 可設(shè)計(jì)用于連接數(shù)據(jù)和時鐘，以支持源同步系統(tǒng)時鐘 (SSSC) 運(yùn)行。其額定數(shù)據(jù)發(fā)送速率高達(dá) 250Mbps，時鐘頻率高達(dá) 125MHz。圖 7-1 顯示了 M-LVDS 收發(fā)器支持的 SSSC 架構(gòu)示例。SN65MLVD206 是一款單通道收發(fā)器，用于在模塊之間傳輸主系統(tǒng)時鐘。然后重定時單元應(yīng)用于主系統(tǒng)時鐘，從而為子系統(tǒng)同步處理生成本地時鐘。系統(tǒng)運(yùn)行數(shù)據(jù)（或控制）和子系統(tǒng)時鐘信號由模塊 1 上的數(shù)據(jù)處理單元（如微處理器、FPGA 或 ASIC）生成，并通過 SN65MLVD082 發(fā)送至從模塊。在以更高的 SSSC 子系統(tǒng)時鐘頻率通過背板傳輸并行控制數(shù)據(jù)時，此類設(shè)計(jì)配置很常見。子系統(tǒng)時鐘頻率與數(shù)據(jù)處理單元的工作頻率保持一致，從而同步不同單元之間的數(shù)據(jù)傳輸。

圖 7-1 使用差分 M-LVDS 執(zhí)行源同步系統(tǒng)時鐘分配

可以使用方程式 1 來計(jì)算透明模式下的最大 SSSC 頻率：

在本例中，接收器側(cè)的設(shè)置時間和保持時間由數(shù)據(jù)處理單元 FPGA 或 ASIC 決定。如果考慮數(shù)據(jù)僅通過收發(fā)器，則在使用以下數(shù)據(jù)時，一般計(jì)算結(jié)果為 238MHz：

t_sk(o)Source = 2ns – 數(shù)據(jù)處理單元的輸出偏移（數(shù)據(jù)位或時鐘和數(shù)據(jù)位之間的任何偏移）

t_sk(pp)DRVR = 0.6ns – SN65MLVD040 的驅(qū)動器器件間偏移

t_sk(flight)BP = 0.4ns – 背板上數(shù)據(jù)和時鐘之間的傳播延遲偏移

t_sk(pp)RCVR = 1ns – SN65MLVD040 的接收器器件間偏移

上面計(jì)算的 238MHz 最大運(yùn)行速度僅根據(jù)數(shù)據(jù)和時鐘偏移確定。計(jì)算最大運(yùn)行速度時的另一個重要考慮因素是輸出轉(zhuǎn)換時間?？梢允褂?a xmlns:opentopic="http://www.idiominc.com/opentopic" class="xref" href="#SLLS5815260">方程式 2 來計(jì)算轉(zhuǎn)換時間限制運(yùn)行速度：

方程式 2.

在使用 SN65MLVD040 的典型轉(zhuǎn)換時間 1.4ns 的情況下，可以支持 170MHz 的轉(zhuǎn)換時間限制工作頻率。

除了可保證的 SSSC 高工作頻率之外，SN65MLVD040 還具有其他 M-LVDS 總線收發(fā)器可提供的其他優(yōu)勢：

• 由于使用低電壓差動接收器消除共模噪聲，因此系統(tǒng)運(yùn)行穩(wěn)定可靠
• 差分信號帶來的低 EMI 輻射噪聲可提高通過背板的信號完整性
• 單端接傳輸線路易于設(shè)計(jì)和實(shí)施
• 工作模式和空閑模式下的低功耗可最大程度地減少每個模塊上的散熱問題

在密集背板設(shè)計(jì)中，這些優(yōu)勢對于提高整個系統(tǒng)的性能非常重要。