ZHDS016 December 2025 TLV6722
PRODUCTION DATA
| 引腳 | 類型(1) | 說(shuō)明 | ||
|---|---|---|---|---|
| 名稱 | 編號(hào) | |||
| TLV6722 | TLV6723、TLV6724 | |||
| H_VCC | A1 | A1 | P | 主機(jī)側(cè) VCC，插入時(shí)連接至主機(jī)側(cè) 3.3V，如此可連接 OSFP/OSFP-XD INT/RSTn 電路中的 R2。為內(nèi)部比較器、基準(zhǔn)和時(shí)鐘緩沖器（TLV6723 和 TLV6724）供電。 |
| INT/RSTn | B1 | B1 | I/O | 多級(jí)雙向引腳，插入時(shí)連接至主機(jī)側(cè) INT/RSTn 引腳，以設(shè)定 OSFP/OSFP-XD INT/RSTn 電路的電壓電平。 |
| LPWn/PRSn/ePPS | - | C1 | I/O | 多級(jí)雙向引腳，插入后連接至主機(jī)側(cè) LPWn/PRSn/ePPS，以設(shè)置 OSFP-XD LPWn/PRSn/ePPS 電路的電壓電平以及疊加 ePPS/基準(zhǔn)時(shí)鐘輸入的電壓電平。 |
| LPWn/PRSn | C1 | - | I/O | 多級(jí)雙向引腳，插入時(shí)連接至主機(jī)側(cè) LPWn/PRSn，以設(shè)置 OSFP/OSFP-XD LPWn/PRSn 電路的電壓電平。 |
| M_VCC | A2 | A2 | P | 模塊側(cè) VCC，設(shè)置中斷輸入、M_LPWn 比較器輸出和時(shí)鐘緩沖器輸出邏輯電平。短接至 H_VCC 以實(shí)現(xiàn) 3.3V 邏輯。 |
| GND | B2 | B2 | G | 接地 |
| M_CLK | - | C2 | O | 用于支持 OSFP-XD ePPS/基準(zhǔn)時(shí)鐘的時(shí)鐘緩沖器輸出。 |
| NC | C2 | - | - | 不連接，保持懸空。 |
| M_INT | A3 | A3 | I | 模塊中斷輸入，模塊向主機(jī)發(fā)送中斷請(qǐng)求的信號(hào)?？刂?R3 接地連接的數(shù)字輸入。 |
| M_RSTn | B3 | B3 | O | 模塊復(fù)位輸出（開(kāi)漏），從主機(jī)向模塊發(fā)送信號(hào)以重置模塊。 |
| M_LPWn | C3 | C3 | O | 模塊低功耗模式輸出（推挽），主機(jī)向模塊發(fā)送信號(hào)以使模塊進(jìn)入低功耗模式。 |