ZHCSXK9A December 2024 – December 2024 BQ41Z90
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測試條件 | 最小值 | 標稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| I2C 100kHz | ||||||
| fSCL | 時鐘頻率 | 100 | kHz | |||
| tHD:STA | START 條件保持時間 | 4 | μs | |||
| tLOW | SCL 時鐘的低電平周期 | 4.7 | μs | |||
| tHIGH | SCL 時鐘的高電平周期 | 4 | μs | |||
| tSU:STA | 重復啟動的建立時間 | 4.7 | μs | |||
| tHD:DAT | 數(shù)據(jù)輸入保持時間 | 0 | μs | |||
| tSU:DAT | 數(shù)據(jù)輸入建立時間 | 250 | ns | |||
| 數(shù)據(jù)輸出建立時間 | 250 | ns | ||||
| tr(2) | SDA 和 SCL 上升時間 | VREGIO 的 30% 至 70% | 1000 | ns | ||
| tF(2) | SDA 和 SCL 下降時間 | VREGIO 的 30% 至 70% | 300 | ns | ||
| tSU:STO | 停止條件建立時間 | 4 | μs | |||
| tBUF | STOP 和 START 之間的總線空閑時間 | 4.7 | μs | |||
| tVD:DAT(1)(3)(4) | 數(shù)據(jù)有效時間 | 3.45 | μs | |||
| tVD:ACK(1)(3)(4) | 數(shù)據(jù)有效確認時間 | 3.45 | μs | |||
| tBUSLOW | 器件的最大 SCL/SDA 低電平 (BUSLOW) 信號檢測時間 | BUSLOWCNT = 0x1 | 0.5 | s | ||
| tBUSLOW | 器件的最大 SCL/SDA 低電平 (BUSLOW) 信號檢測時間 | BUSLOWCNT = 0x2 | 1 | s | ||
| tBUSLOW | 器件的最大 SCL/SDA 低電平 (BUSLOW) 信號檢測時間 | BUSLOWCNT = 0x4 | 2 | s | ||
| tBUSLOW | 器件的最大 SCL/SDA 低電平 (BUSLOW) 信號檢測時間 | BUSLOWCNT = 0x7 | 3.5 | s | ||
| CD | 每個總線的容性負載 | 400 | pF | |||
| I2C 400kHz | ||||||
| fSCL | 時鐘頻率 | 400 | kHz | |||
| tHD:STA | START 條件保持時間 | 0.6 | μs | |||
| tLOW | SCL 時鐘的低電平周期 | 1.3 | μs | |||
| tHIGH | SCL 時鐘的高電平周期 | 0.6 | μs | |||
| tSU:STA | 重復啟動的建立時間 | 0.6 | μs | |||
| tHD:DAT | 數(shù)據(jù)輸入保持時間 | 0 | μs | |||
| tSU:DAT | 數(shù)據(jù)輸入建立時間 | 100 | ns | |||
| 數(shù)據(jù)輸出建立時間 | 100 | ns | ||||
| tr(2) | SDA 和 SCL 上升時間 | VREGIO 的 30% 至 70% | 20 | 300 | ns | |
| tF(2) | SDA 和 SCL 下降時間 | VREGIO 的 30% 至 70% | 20 * (VREGIO/5.5) | 300 | ns | |
| tSU:STO | 停止條件建立時間 | 0.6 | μs | |||
| tBUF | STOP 和 START 之間的總線空閑時間 | 1.3 | μs | |||
| tVD:DAT(1)(2)(3) | 數(shù)據(jù)有效時間 | 0.9 | μs | |||
| tVD:ACK(1)(2)(3) | 數(shù)據(jù)有效確認時間 | 0.9 | μs | |||
| tBUSLOW | 器件的最大 SCL/SDA 低電平 (BUSLOW) 信號檢測時間 | BUSLOWCNT = 0x1 | 0.5 | s | ||
| BUSLOWCNT = 0x2 | 1 | s | ||||
| BUSLOWCNT = 0x4 | 2 | s | ||||
| BUSLOWCNT = 0x7 | 3.5 | s | ||||
| CD | 每個總線的容性負載 | 400 | pF | |||
| I2C 1MHz | ||||||
| fSCL | 時鐘頻率 | 1000 | kHz | |||
| tHD:STA | START 條件保持時間 | 0.26 | μs | |||
| tLOW | SCL 時鐘的低電平周期 | 0.5 | μs | |||
| tHIGH | SCL 時鐘的高電平周期 | 0.26 | μs | |||
| tSU:STA | 重復啟動的建立時間 | 0.26 | μs | |||
| tHD:DAT | 數(shù)據(jù)輸入保持時間 | 0 | μs | |||
| tSU:DAT | 數(shù)據(jù)輸入建立時間 | 50 | ns | |||
| 數(shù)據(jù)輸出建立時間 | 50 | ns | ||||
| tr(2) | SDA 和 SCL 上升時間 | VREGIO 的 30% 至 70% | 120 | ns | ||
| tF(2) | SDA 和 SCL 下降時間 | VREGIO 的 30% 至 70% | 20 * (VREGIO/5.5) | 120 | ns | |
| tSU:STO | 停止條件建立時間 | 0.26 | μs | |||
| tBUF | STOP 和 START 之間的總線空閑時間 | 0.5 | μs | |||
| tVD:DAT(1)(2)(3) | 數(shù)據(jù)有效時間 | 0.45 | μs | |||
| tVD:ACK(1)(2)(3) | 數(shù)據(jù)有效確認時間 | 0.45 | μs | |||
| tBUSLOW | 器件的最大 SCL/SDA 低電平 (BUSLOW) 信號檢測時間 | BUSLOWCNT = 0x1 | 0.5 | s | ||
| BUSLOWCNT = 0x2 | 1 | s | ||||
| BUSLOWCNT = 0x4 | 2 | s | ||||
| BUSLOWCNT = 0x7 | 3.5 | s | ||||
| CD | 每個總線的容性負載 | 100 | pF | |||