所有 GPIO 輸入端口都具有連接到 VDDGPIO1p8V 的 ESD 二極管。TI 建議將 100Ω 與外部 FPGA 驅(qū)動(dòng)器串聯(lián)，以限制電流驅(qū)動(dòng)。

另一種方法是在 AFE 斷電時(shí)，將 FPGA 輸出配置為 輸入。在正常使用情況下，SPI 端口由 FPGA 驅(qū)動(dòng)至 AFE。在冷備用期間，這些端口可以在上電時(shí)配置為 FPGA 的輸入（因此沒(méi)有 AFE 驅(qū)動(dòng)程序），在 AFE 上電后，再將其重新配置為輸出，以啟動(dòng)對(duì) AFE 的編程操作。

同樣，AFE LVDS SYNC 輸入引腳也可采用這種方法。