2 什麼是流程增益？

早期的高速訊號(hào)鏈排列形式包含用於每單一通道消耗功率瓦特的 ADC ，以及用於擷取、過(guò)濾和處理所有轉(zhuǎn)換器資料為實(shí)用格式的 FPGA (現(xiàn)場(chǎng)可編程邏輯閘陣列)。大多數(shù)設(shè)計(jì)人員會(huì)使用一種稱(chēng)為流程增益的方法。此方法不僅可藉由消除不必要的雜散與雜訊來(lái)幫助頻率規(guī)劃，更可限制奈奎斯特(Nyquist)區(qū)域內(nèi)處理的頻寬，以提升訊號(hào)雜訊比 (SNR) 方面的動(dòng)態(tài)範(fàn)圍。將流程增益校正系數(shù)添加到標(biāo)準(zhǔn) SNR 方程式中會(huì)得到方程式 2：

其中 N 是 ADC 位元數(shù)， Fs 是 ADC 取樣頻率， BW 是奈奎斯特(Nyquist)區(qū)域內(nèi)的相關(guān)頻寬。

由於 ADC 和數(shù)位轉(zhuǎn)類(lèi)比轉(zhuǎn)換器技術(shù)中部署了更小的流程節(jié)點(diǎn)，因此現(xiàn)在大多數(shù)標(biāo)準(zhǔn) FPGA 數(shù)位功能都駐留在 ADC 內(nèi)。部分範(fàn)例包括數(shù)位降頻轉(zhuǎn)換器 (DDC)、數(shù)控振盪器 (NCO) 和跳頻。這些功能可大幅協(xié)助分擔(dān) FPGA 處理負(fù)荷，讓內(nèi)部資源可在其他地方使用。